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[FPGA] Watch + Fan + FND 구현
TOP module top_watch_fan( input sysclk, input i_rst_n, input [1:0]i_sw, input i_mode, output o_pwm_out, output [3:0]o_fndSelect, output [7:0]o_fndFont ); TOP_PWM_Generator pwm_generator( .sysclk(sysclk), .i_rst_n(i_rst_n), .i_sw(i_sw), .o_pwm_out(o_pwm_out), .o_pwm_to_fnd(w_pwm_to_fnd) ); wire [13:0] w_pwm_to_fnd; top_Time_Clock time_clock( .sysclk(sysclk), .i_rst_n(i_rst_n), .o_time_data(w_time..
2021.11.10 -
[FPGA] FND_Counter 리셋 추가 구현
counter_10000v `timescale 1ns / 1ps module counter_10000( input i_rst_sw, input i_100hz_clk, output [13:0] o_fndCnt ); reg [13:0] r_fndCnt = 0; always @(posedge i_100hz_clk or negedge i_rst_sw ) begin if (i_rst_sw == 0) r_fndCnt = 0; else r_fndCnt
2021.11.10 -
[FPGA] cnt4 출력값 7-segment LED에 표시하기
cnt4v2.v module cnt4v2( input rst, clk, output reg [3:0] qout, output wire [6:0] segd ); always @(negedge rst or posedge clk) if (rst == 0) qout
2021.11.10 -
[FPGA] cnt_priority 설계
cnt_priority.v module cnt_priority( input rst, clk, input cen, clr, input ld,up_dn, input [7:0] ldv, output reg [7:0] qout ); always @(negedge rst or posedge clk) begin if (rst == 0) qout
2021.11.10 -
[FPGA] mux4b 설계
교재 74P의 mux4b참조 mux4b.v `timescale 1ns / 1ps module mox4b( input [3:0] d0, d1, d2, d3, input [1:0] sel, output[3:0] y ); assign y = (sel == 0) ? d0 : (sel == 1) ? d1 : (sel == 2) ? d2 : d3; endmodule mux4b_tb.v `timescale 1ns / 1ps module mox4b_tb( ); reg [3:0] d0, d1, d2, d3; reg [1:0] sel; wire [3:0] y; mox4b u_mox4b ( .d0(d0), .d1(d1), .d2(d2), .d3(d3), .sel(sel), .y(y)); initial begin // 초기화..
2021.11.10 -
[STM32] Elevator project 동작 동영상
1F->2F 2F->3F 1F->3F 3F->2F 2F->1F 3F->1F 온,습도표기, 모터를 이용한 문 열림,닫힘 등 구현할만한 기능은 여럿 있었습니다. 아쉽게도 시간이 부족하여 기본적인 층계 이동만 구현하였습니다. 다음에 시간이 있다면 기능을 좀더 추가해보고 싶습니다.
2021.11.09